Wafer aus Silizium-auf-Isolator sind am häufigsten bei der Herstellung von mikroelektromechanischen Systemen (MEMS) und fortschrittlichen komplementären Metall-Oxid-Halbleitern (CMOS) für integrierte Schaltungen zu finden. Silizium-auf-Isolator-Wafer verbessern viele der Prozesse, für die herkömmliche Silizium-Wafer verwendet werden.
Diese Wafer stellen eine Fertigungslösung dar, die dazu beiträgt, den Stromverbrauch und die Wärmeentwicklung zu reduzieren und gleichzeitig die Geschwindigkeitsleistung eines Bauelements zu erhöhen. Silizium-auf-Isolator-Wafer sind ein dreischichtiger Materialstapel, der sich wie folgt zusammensetzt: eine aktive Schicht aus erstklassigem Silizium (Geräteschicht), eine vergrabene Oxidschicht (Box) aus elektrisch isolierendem Siliziumdioxid und ein SiliziumträgerWafer (Handle). SOI-Wafer sind einzigartige Produkte für spezielle Endverbraucheranwendungen.
SOI-Fertigungsverfahren
Es gibt 3 Hauptmethoden zur Herstellung von Silizium-auf-Isolator-Wafern, und jede davon erzeugt ein Substrat mit leicht unterschiedlichen Filmeigenschaften. Ein Mitglied des SVM-Vertriebsteams wird Ihnen mitteilen, welche Herstellungsmethode für die Anforderungen Ihres Projekts am besten geeignet ist, wenn Sie Ihre Anforderungen über unser Kontaktformular oder per E-Mail einreichen.
Bonded & Etchback SOI (BESOI)
Einige Anwendungen bevorzugen diese Methode, da keine Implantation stattfindet, was die Beschädigung der Substratoberfläche minimiert. Außerdem gibt es nur wenige freie Ladungsträger, was die langfristige Leistung eines Bauelements verbessern kann. Aufgrund der Beschaffenheit von CMP- und Wafer-Schleifprozessen wird diese Methode im Allgemeinen für die Herstellung von SOI-Wafern mit einer Bauelementeschicht von >2μm verwendet.
SVM kann diese Wafer in jedem Durchmesser von 76 mm bis 200 mm herstellen.
Abtrennung durch Implantation von Sauerstoff (SIMOX)
Dieses Verfahren wird häufig anderen Herstellungstechniken für Silizium-auf-Isolator-Wafern vorgezogen, da es die Dicke der Oxidschicht präzise steuern kann. Auch wenn es selten vorkommt, dass bei einigen Anwendungen Sauerstoff durch Stickstoff oder Oxynitrid ersetzt wird, ohne dass dies negative Auswirkungen hat, ist für die überwiegende Mehrheit der Anwendungen Sauerstoff erforderlich. Es handelt sich um eine äußerst vielseitige Fertigungstechnik, mit der Schichten von mehr als 0,5 um hergestellt werden können, was bedeutet, dass sie die meisten SOI-DünnschichtWafer und auch SOI-DickschichtWafer abdeckt.
SmartCut®
Diese Methode kombiniert die Wiederholbarkeit von SIMOX mit der Flexibilität von BESOI. Sie ermöglicht unterschiedliche Oxidschichtdicken bei hoher Gleichmäßigkeit über verschiedene Wafer hinweg. Im Gegensatz zu BESOI kann der gebondete Wafer recycelt werden, was diese Methode etwas kostengünstiger macht. Aufgrund des Spaltprozesses von Dünnschicht-SOI-Wafern können mit dieser Methode bis zu 50 nm dünne Schichten (500Å, 0,05μm) hergestellt werden. Diese Methode ist nur für 200-mm-Wafer verfügbar, da für die Herstellung solch dünner Bauelementeschichten fortschrittliche Werkzeuge erforderlich sind. In den meisten Fällen können wir diese Wafer gegen einen Aufpreis auf 100mm oder 150mm Wafer verkleinern, wobei allerdings ein gewisser Ertragsverlust in Kauf genommen werden muss (der durchschnittliche Ertrag liegt bei ~90-95%, kann aber variieren).
Artikel | Minimum Spezifikation | Maximale Spezifikation |
---|---|---|
Geräteschicht | ||
Methode der Kristallzüchtung | CZ, FZ | - |
Kristall-Ausrichtung | <1-0-0>±0.5°, <1-1-0>±0.5°, <1-1-1>±0.5° | - |
Typ/Dotierstoff | P/Bor, N/Phos, Intrinsisch | - |
Widerstandsfähigkeit | 0,001 Ohm-cm | >1000 Ohm-cm |
Durchmesser | 50,8mm ± 0,5mm | 200mm ± 0,5mm |
Dicke | >1,5μm | 200μm |
Vordere Oberfläche | Poliert | - |
Na, Al, Cr, Fe, Ni, Cu, Zn, Ca | ≤5e10 | - |
LPD (Größe > 0,3µm) | ≤20 | - |
Kantenchip, Kratzer | Keine | - |
Oberflächenrauhigkeit (nm) | ≤0,4nm | - |
Vergrabenes Oxid - BOX-Schicht (Randausschluss ist 5mm, wenn nicht anders angegeben) | ||
Dicke | 0.050μm | 5μm |
Griffsubstrat (wenn nicht anders angegeben, beträgt der Randausschluss 5 mm) | ||
Methode der Kristallzüchtung | CZ, FZ | - |
Kristall-Ausrichtung | <1-0-0>±0.5, <1-1-0>±0.5, <1-1-1>±0.5 | - |
Typ/Dotierstoff | P/Bor, N/Phos, Intrinsisch | - |
Widerstandsfähigkeit | 0,001 Ohm-cm | >1000 Ohm-cm |
Rückseite Oberfläche | Geätzt oder poliert mit/ohne Oxid | - |
Durchmesser | 50,8mm ± 0,5mm | 200mm ± 0,5mm |
Allgemeine Eigenschaften der Wafer | ||
TTV (Bester) | ≤2μm | - |
Warp (Bester) | ≤30μm | - |
Schleife (Beste) | ≤30μm | - |
Dicke | 300 ± 2μm (flexibel) | 725 ± 25μm |
Artikel | Minimum Spezifikation | Maximale Spezifikation |
---|---|---|
Geräteschicht | ||
Methode der Kristallzüchtung | CZ, FZ | - |
Kristall-Ausrichtung | <1-0-0>±0.5 | - |
Typ/Dotierstoff | P/Bor | - |
Widerstandsfähigkeit | >1 Ohm-cm | >1000 Ohm-cm |
Durchmesser | 150mm ± 0,5mm | 200mm ± 0,5mm |
Dicke | 50nm | 1um |
Vordere Oberfläche | Poliert | - |
Na, Al, Cr, Fe, Ni, Cu, Zn, Ca | ≤5e10 | - |
LPD (Größe > 0,2 µm) | ≤50 | - |
Kantenchip, Kratzer | Keine | - |
Oberflächenrauhigkeit (nm) | ≤0,4nm | - |
Vergrabenes Oxid - BOX-Schicht (Randausschluss ist 5mm, wenn nicht anders angegeben) | ||
Dicke | 0.050μm | 3μm |
Griffsubstrat (wenn nicht anders angegeben, beträgt der Randausschluss 5 mm) | ||
Methode der Kristallzüchtung | CZ, FZ | - |
Kristall-Ausrichtung | <1-0-0>±0.5 | - |
Typ/Dotierstoff | P/Bor | - |
Widerstandsfähigkeit | >1 Ohm-cm | >1000 Ohm-cm |
Rückseite Oberfläche | Geätzt oder poliert mit/ohne Oxid | - |
Durchmesser | 150mm ± 0,5mm | 200mm ± 0,5mm |
Allgemeine Eigenschaften der Wafer | ||
TTV (Bester) | ≤5μm | - |
Warp (Bester) | ≤60μm | - |
Schleife (Beste) | ≤60μm | - |
Dicke | 675±25μm | 725±25μm |
*Wenn Ihre Anforderungen außerhalb der oben genannten Spezifikationen liegen, kontaktieren Sie uns bitte, um weitere Einzelheiten zu besprechen. Für unterschiedliche Schichtdicken und kundenspezifische SOI-Wafer kann es bei bestimmten Spezifikationen eine Mindestbestellmenge von 15-25 Wafern geben.
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